Bagaimana mengatasi masalah EMI dalam desain PCB Multilayer?

Apakah Anda tahu bagaimana mengatasi masalah EMI ketika desain PCB multi-layer?

Biarkan aku memberitahu Anda!

Ada banyak cara untuk mengatasi masalah EMI. Metode penindasan EMI modern meliputi: menggunakan lapisan penekan EMI, memilih bagian penekan EMI yang sesuai dan desain simulasi EMI. Berdasarkan layout PCB paling dasar, makalah ini membahas tentang fungsi PCB stack dalam mengendalikan radiasi EMI dan keterampilan merancang PCB.

bus listrik

Lonjakan tegangan keluaran IC dapat dipercepat dengan menempatkan kapasitansi yang sesuai di dekat pin daya IC. Namun, ini bukanlah akhir dari masalah. Karena respons frekuensi kapasitor yang terbatas, kapasitor tidak mungkin menghasilkan daya harmonik yang diperlukan untuk menggerakkan keluaran IC dengan bersih di pita frekuensi penuh. Selain itu, tegangan transien yang terbentuk pada bus daya akan menyebabkan penurunan tegangan pada kedua ujung induktansi jalur decoupling. Tegangan transien ini adalah sumber interferensi EMI mode umum utama. Bagaimana kita bisa mengatasi masalah ini?

Dalam kasus IC pada papan sirkuit kami, lapisan daya di sekitar IC dapat dianggap sebagai kapasitor frekuensi tinggi yang baik, yang dapat mengumpulkan energi yang bocor oleh kapasitor diskrit yang menyediakan energi frekuensi tinggi untuk keluaran yang bersih. Selain itu, induktansi lapisan daya yang baik kecil, sehingga sinyal transien yang disintesis oleh induktor juga kecil, sehingga mengurangi mode umum EMI.

Tentu saja, sambungan antara lapisan catu daya dan pin catu daya IC harus sependek mungkin, karena tepi naik sinyal digital lebih cepat dan lebih cepat. Lebih baik menghubungkannya langsung ke bantalan tempat pin daya IC berada, yang perlu didiskusikan secara terpisah.

Untuk mengontrol mode umum EMI, lapisan daya harus merupakan sepasang lapisan daya yang dirancang dengan baik untuk membantu memisahkan dan memiliki induktansi yang cukup rendah. Beberapa orang mungkin bertanya, seberapa bagus itu? Jawabannya tergantung pada lapisan daya, bahan di antara lapisan tersebut, dan frekuensi operasi (yaitu, fungsi waktu naik IC). Secara umum, jarak lapisan daya adalah 6mil, dan interlayernya adalah bahan FR4, sehingga kapasitansi setara per inci persegi lapisan daya adalah sekitar 75pF. Jelas, semakin kecil jarak lapisan, semakin besar kapasitansinya.

Tidak banyak perangkat dengan waktu naik 100-300ps, tetapi menurut laju perkembangan IC saat ini, perangkat dengan waktu naik dalam kisaran 100-300ps akan menempati proporsi yang tinggi. Untuk sirkuit dengan waktu naik 100 hingga 300 PS, jarak lapisan 3 mil tidak lagi berlaku untuk sebagian besar aplikasi. Pada saat itu, perlu dilakukan adopsi teknologi delaminasi dengan jarak antar lapisan kurang dari 1mil, dan mengganti material dielektrik FR4 dengan material dengan konstanta dielektrik yang tinggi. Sekarang, keramik dan plastik pot dapat memenuhi persyaratan desain sirkuit waktu naik 100 hingga 300ps.

Meskipun bahan dan metode baru dapat digunakan di masa depan, rangkaian waktu naik umum 1 hingga 3 ns, jarak lapisan 3 hingga 6 mil, dan bahan dielektrik FR4 biasanya cukup untuk menangani harmonik kelas atas dan membuat sinyal transien cukup rendah, yaitu , mode umum EMI dapat dikurangi sangat rendah. Dalam makalah ini, contoh desain susunan berlapis PCB diberikan, dan jarak lapisan diasumsikan 3 hingga 6 mil.

pelindung elektromagnetik

Dari sudut pandang perutean sinyal, strategi pelapisan yang baik harus menempatkan semua jejak sinyal dalam satu atau lebih lapisan, yang berada di sebelah lapisan daya atau bidang tanah. Untuk catu daya, strategi pelapisan yang baik adalah bahwa lapisan daya berdekatan dengan bidang tanah, dan jarak antara lapisan daya dan bidang tanah harus sekecil mungkin, yang kami sebut strategi "pelapisan".

Tumpukan PCB

Jenis strategi susun apa yang dapat membantu melindungi dan menekan EMI? Skema penumpukan berlapis berikut mengasumsikan bahwa arus catu daya mengalir pada satu lapisan dan bahwa tegangan tunggal atau beberapa voltase didistribusikan di berbagai bagian berbeda dari lapisan yang sama. Kasus beberapa lapisan daya akan dibahas nanti.

Piring 4 lapis

Ada beberapa masalah potensial dalam desain laminasi 4 lapis. Pertama-tama, meskipun lapisan sinyal berada di lapisan luar dan bidang daya dan arde berada di lapisan dalam, jarak antara lapisan daya dan bidang arde masih terlalu besar.

Jika persyaratan biaya adalah yang pertama, dua alternatif berikut untuk papan 4-lapis tradisional dapat dipertimbangkan. Keduanya dapat meningkatkan kinerja penekanan EMI, tetapi hanya cocok untuk kasus di mana kepadatan komponen di papan cukup rendah dan ada cukup area di sekitar komponen (untuk menempatkan lapisan tembaga yang diperlukan untuk catu daya).

Yang pertama adalah skema yang disukai. Lapisan luar PCB adalah semua lapisan, dan dua lapisan tengah adalah lapisan sinyal / daya. Catu daya pada lapisan sinyal dirutekan dengan garis lebar, yang membuat impedansi jalur arus catu daya rendah dan impedansi jalur mikrostrip sinyal rendah. Dari perspektif kontrol EMI, ini adalah struktur PCB 4-lapis terbaik yang tersedia. Dalam skema kedua, lapisan luar membawa kekuatan dan ground, dan dua lapisan tengah membawa sinyal. Dibandingkan dengan papan 4 lapis tradisional, peningkatan skema ini lebih kecil, dan impedansi antar lapisan tidak sebagus papan 4 lapis tradisional.

Jika impedansi kabel akan dikontrol, skema susun di atas harus sangat berhati-hati untuk meletakkan kabel di bawah pulau tembaga catu daya dan pentanahan. Selain itu, pulau tembaga pada catu daya atau lapisan harus saling terhubung sebanyak mungkin untuk memastikan konektivitas antara DC dan frekuensi rendah.

Piring 6 lapis

Jika kerapatan komponen pada papan 4 lapis besar, maka pelat 6 lapis lebih baik. Namun, efek pelindung dari beberapa skema susun dalam desain papan 6 lapis tidak cukup baik, dan sinyal transien bus daya tidak berkurang. Dua contoh dibahas di bawah ini.

Dalam kasus pertama, catu daya dan arde masing-masing ditempatkan di lapisan kedua dan kelima. Karena impedansi tinggi dari catu daya berlapis tembaga, sangat tidak baik untuk mengontrol radiasi mode umum EMI. Namun, dari sudut pandang kendali impedansi sinyal, metode ini sangat tepat.

Pada contoh kedua, catu daya dan arde masing-masing ditempatkan di lapisan ketiga dan keempat. Desain ini memecahkan masalah catu daya berlapis tembaga. Karena kinerja pelindung elektromagnetik yang buruk dari lapisan 1 dan lapisan 6, mode diferensial EMI meningkat. Jika jumlah garis sinyal pada dua lapisan luar paling sedikit dan panjang garis sangat pendek (kurang dari 1/20 panjang gelombang harmonik tertinggi dari sinyal), desain dapat menyelesaikan masalah mode diferensial EMI. Hasilnya menunjukkan bahwa penekanan mode diferensial EMI sangat baik ketika lapisan luar diisi dengan tembaga dan area selubung tembaga diarde (setiap interval panjang gelombang 1/20). Seperti disebutkan di atas, tembaga harus diletakkan


Waktu posting: 29 Juli-2020